1) Galois Field Multiply hardware
Galois域乘法器
1.
For this reason, we have a new method of using the Galois Field Multiply hardware on TMS320C64x and the characteristic of Fermat′s little theorem to do the calculation of multiplicative inverse.
有限域上求乘法逆元的计算很浪费时间 ,为此提出了一种结合TMS32 0 C6 4 0 0系列 DSPs中 Galois域乘法器及费尔马小定理的特点来进行乘法逆元计算的新思路。
2) multiplier of Galois field
Galois域乘法
3) divisions of Galois field
Galois域除法
4) Dual-Field Multiplier
双域乘法器
5) Galois Field
Galois域
1.
A software implementation of packet-level FEC coding based on Reed-Solomon code over Galois field;
基于Galois域Reed-Solomon码的数据包层FEC编码软件实现
2.
The design methodology of an additional redundant controller using Galois field and an error-detecting code is proposed.
研究设计了一种容错离散分布控制系统的网络配置结构,即将控制系统中的每个可编程控制器作为一个控制结点,结点之间通过网络进行连接构成离散分布控制系统;使系统实现容错的方法是,增加一个在Galois域进行运算的冗余控制器结点,从而使系统能够自动侦查系统中的结点(可编程控制器)是否正常工作,并能使不正常工作的结点的功能得到恢复,确保系统的容错性和可靠性;实验证明这种设计是有效可行的;容错分布控制系统具有良好的抗故障能力,有很好的实际应用价值。
3.
The tolerant design of distributed control system control system is that an additional redundant controller is added in Galois field.
分布控制系统的容错配置设计是在Galois域增加冗余控制器。
6) GF multiplier
有限域乘法器
1.
The optimization of GF multipliers in parallel Chien -searching circuits reduced the hardware complexity by 45%,as compared to the direct implementation.
对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45%。
补充资料：乘法器
乘法器
multiplier
句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
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参考词条